SIÉLER Loïc

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Photo de Loïc SIELER
Axe thématique
Adresse mail
loic.sieler@univ-lorraine.fr
Corps
Maître de conférences
Section CNU
63 - Génie électrique, électronique, photonique et systèmes
CV
Projets
Mot-clés
Traitement d’images
Système intelligent
FPGA
Adéquation Algorithme Architecture
Accélération Matérielle
Codage de l'information
Systèmes embarqués
La recherche

Mes travaux s'intègrent dans les problématiques de conception d'architectures matérielles dédiées et optimisées. Le développement de ces systèmes est réalisé sur cible FPGA. Il peut s'agir de répondre à des problématiques liées à l'A-cube (Adéquation Algorithme Architecture) en visant principalement des contraintes d'embarquabilité du système et de consommation énergétique. Ou alors il peut être question d'accélération matérielle, où l'on cherche à augmenter la puissance de calcul est les temps de traitement d'une application dédiées, en utilisant le parallélisme inhérent des cibles FPGA par la mise en oeuvre de système multi-processeurs ou par le développement d'architectures hautement parallèlisées.
Mes recherches principales ont portées entre autre sur le développement d'architecture numérique pour :

  • La détection embarqué de QRS (Capteur physiologique embarqué)
  • L'implémentation matérielle de code correcteur d'erreur en temps réel (Communication numérique)
  • L'aide au diagnostique d'images de cellules cancéreuse par analyse de texture (Traitement d'image)
  • Le traitement d'image temps réel embarqué pour les véhicules autonomes (MPSoC)
  • L'intégration d'un système BMS pour la charge rapide de véhicule électriques
L'enseignement

Maître de conférences depuis septembre 2012, je suis principalement intervenu dans tous les niveaux de formation en filière EEA mais également en première année de filière d'informatique.

Mes enseignements portent principalement sur les Systèmes électroniques numériques. Allant des notions d'introductions en Licence (logique combinatoire, système séquentiel, algèbre binaire, programmation de microcontroleur) jusqu'au cours avancés en master d'électronique (système multi-processeurs, architectures matérielle pour le cryptage des communications, architecture matérielle pour le calcul haute performance, co-design hardware/software pour l'optimisation)
Mais je réalise également des interventions :

  • en électronique analogique niveau L3 (Filtrage, AOP, chaine d'acquisition capteur)
  • Découverte et introduction à la robotique niveau L1
  • Introduction au régime transitoire niveau L1

De plus dès mon arrivée j'ai assuré des responsabilités pédagogiques en tant que responsable de filière : M1 EEA parcours MEEN (2012-2018), M1 EEA CSEC (2018-2020), L3 EEA parcours EPSCC (2018-2020).

Les responsabilités administratives

Je me suis investi au sein de mon UFR pour un mandat en tant que membre élu du conseil de 2016 à 2021.

Publications représentatives
Titre
A Modified Algorithm for QRS Complex Detection for FPGA Implementation
Année de publication
2018
Auteur(s)
B. Zhang, L. Sieler, Y. Morère, B. Bolmont et G. Bourhis